根据您给的信息，

1. 创建仿真实文件列表

先说说您需要创建一个仿真实文件列表，明确个个仿真实参考的结实件说说语言源文件。这通常在仿真实脚本中完成， 比方说：

bash vlog testbench.v design.v

这里虚假设 testbench.v 是您的测试平台代码，而 design.v 是您要测试的FPGA设计代码。

2. 综合设计

在Quartus II中， 您Neng通过以下命令进行综合：

bash vopt design -full -intstyle sig

这里的 -full 选项表示进行全综合，-intstyle sig 表示用信号级别的综合风格。

3. 仿真实

在ModelSim中，用以下命令进行仿真实：

bash vsim -novopt design_test

-novopt 表示不用随便哪个优化。

4. 添加波形

在ModelSim中，您Neng通过以下命令添加波形：

tcl add wave -r *

-r 表示递归地添加全部信号。

5. 运行仿真实

运行仿真实并kankan波形：

tcl run 50ns

这里的 50ns 是仿真实运行的时候长远度。

6. 示例代码

下面是基于Verilog和ModelSim的仿真实示例代码：

Verilog 设计代码

verilog module and_gate ( input a, input b, output o );

assign o = a & b;

endmodule

Verilog 测试平台代码

verilog module test_bench;

reg a, b; wire o;

parameter PERIOD = 10;

and_gate and1 ( .a, .b, .o );

initial begin a = 0; b = 0; #PERIOD a = 1; b = 0; #PERIOD a = 0; b = 1; #PERIOD a = 1; b = 1; #PERIOD $finish; end

always #PERIOD $display;

7. 细小结

通过上述步骤，您Neng在ModelSim中用Quartus II进行结实件设计的仿真实。注意，仿真实过程中兴许会遇到时序问题，所以呢进行RTL仿真实时需要考虑时钟周期。您还Neng选择仿真实不同的级别，如触发器级别或顶层电路级别，以优化仿真实效率。