先说说说VHDL：它是说说电路的计算机工具， 早期的CPLD等器件是基于与-或阵列的，geng轻巧松说明这点，VHDL是说说电路行为的，当下载到器件后它就是具体的电路，这玩意儿电路全由与-或阵列组成。后期的FPGA也一样，只是它是基于查找表的。再说C语言：我们Neng觉得它是用于控制特定电路的干活。我们dou晓得NengC编程的控制器dou有程序存储器，它里面就存放了C编译后的二进制代码。而VHDL里下载后根本就不需要这玩意儿存放程序的地方。

可编程结实件说说语言基本上包括哪俩种

结实件说说语言概述 因为半导体手艺的进步，数字电路Yi经由中细小规模的集成电路向可编程逻辑器件转变。数字电路的设计手段也发生了变来变去，由老一套的手工方式一点点转变为以EDA工具作为设计平台的方式。而因为EDA手艺的进步，用结实件语言设计PLD/FPGA成为一种趋势。目前Zui基本上的结实件说说语言是VHDL和Verilog HDL。

目录

结实件说说语言概述

结实件说说语言用途

结实件说说语言与原理图输入法的关系

结实件说说语言开发流程

结实件说说语言的进步

VHDL进步的较早， 语法严格，而Verilog HDL是在C语言的基础上进步起来的一种结实件说说语言，语法较自在。VHDL和Verilog HDL两者相比， VHDL的书写规则比Verilog烦琐一些，但verilog自在的语法也轻巧松让少许数初学者出错。国外电子专业hen许多会在本科阶段教VHDL，在研究研究生阶段教verilog。从国内来kan， VHDL的参考书hen许多，便于查找资料，而Verilog HDL的参考书相对较少许，这给学Verilog HDL带来一些困难办。

从EDA手艺的进步上kan， Yi出现用于CPLD/FPGA设计的结实件C语言编译柔软件，虽然还不成熟，应用极少许，但它有兴许会成为继VHDL和Verilog之后设计巨大规模CPLD/FPGA的又一种手段。

HDL有两种用途：系统仿真实和结实件实现。

Ru果程序只用于仿真实那么差不离全部的语法和编程方法douNeng用。但Ru果我们的程序是用于结实件实现，那么我们就非...不可保证程序可综合。不可综合的HDL语句在柔软件综合时将被忽略或者报错。我们应当牢记一点：全部的HDL说说douNeng用于仿真实但不是全部的HDL说说douNeng用结实件实现。

HDL和老一套的原理图输入方法的关系就优良比是高大级语言和汇编语言的关系。

HDL的可移植性优良， 用方便，但效率不如原理图；原理图输入的可控性优良，效率高大，比比kan直观，但设计巨大规模CPLD/FPGA时显得hen烦琐，移植性差。在真实正的PLD/FPGA设计中， 通常觉得Neng采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有有力制的规定。在Zui短暂的时候内，用自己Zui熟悉的工具设计出高大效，稳稳当当，符合设计要求的电路才是我们的到头来目的。

用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：

.文本编辑：用随便哪个文本编辑器douNeng进行，也Neng用专用的HDL编辑周围。通常VHDL文件保存为.vhd文件， Verilog文件保存为.v文件

.功Neng仿真实：将文件调入HDL仿真实柔软件进行功Neng仿真实检查逻辑功Neng是不是正确

.逻辑综合：将源文件调入逻辑综合柔软件进行综合，即把语言综合成Zui简的布尔表达式和信号的连接关系。逻辑综合柔软件会生成.edf的EDA制造标准文件。

.布局布线：将.edf文件调入PLD厂家给的柔软件中进行布线， 即把设计优良的逻辑安放到PLD/FPGA内

.时序仿真实：需要利用在布局布线中得到的准准的参数，用仿真实柔软件验证电路的时序。

.编程下载：确认仿真实无误后 将文件下载到中

结实件说说语言HDL的进步至今Yi有20许多年的往事，并成功地应用于设计的各个阶段：建模、仿真实、验证和综合等。到20世纪80年代，Yi出现了上百种结实件说说语言，对设计自动化曾起到了极巨大的促进和推动作用。但是这些个语言一般各自面向特定的设计领域和层次而且众许多的语言用户无所适从。所以呢，急需一种面向设计的许多领域、许多层次并得到普遍认同的标准结实件说说语言。20世纪80年代后期， VHDL和Verilog HDL语言习惯了这种趋势的要求，先后成为IEEE标准。

眼下因为系统级FPGA以及系统芯片的出现，柔软结实件协调设计和系统设计变得越来越关键。老一套意义上的结实件设计越来越倾向于与系统设计和柔软件设计结合。结实件说说语言为习惯新鲜的情况， 迅速进步，出现了hen许多新鲜的结实件说说语言，像Superlog、SystemC、Cynlib C++等等。

怎么这么说c是高大级语言，汇编才是geng接近结实件的，VHDL才是结实件说说语言

VHDL是结实件说说语言

一般在CPLD或者FPGA等可编程器件中用

Neng操作该器件的IO端口等

语法和C语言类似

C和汇编一般在PC、单片机和DSP用

在单片机和DSP中用时hen许多情况也是操作结实件的